Es ist schon seit einiger Zeit kein Geheimnis mehr, dass TSMC mit verschiedenen Unternehmen zusammenarbeiten wird, um sicherzustellen, dass HBM 4-Speicherchips der nächsten Generation effizient in KI-Beschleuniger der nächsten Generation integriert werden können. Wir haben bereits über die strategische Zusammenarbeit zwischen TSMC und SK Hynix berichtet, aber damals haben die Parteien keine Details über die Parameter der neuen Funktionen verraten.
TSMC hat kürzlich auf dem Europäischen Technologie-Symposium 2024 verraten, was Sie über die Speicherchip-Sandwiches, die auf dem HBM-4-Standard basieren, wissen müssen, und zwar von Grund auf. Es wurde bekannt, dass die erste Welle von HBM 4-Speicherchip-Sandwiches sofort zwei verschiedene Fertigungstechnologien mit unterschiedlichen Vorteilen verwenden wird. Die fortschrittlichere und billigere N12FFC+-Technologie wird einen kostengünstigen Wafer für Speicherchip-Sandwiches ermöglichen, der die vom HBM-4-Standard gebotene Leistung ausnutzt. Im Gegensatz dazu ermöglicht die fortschrittlichere und teurere N5-Streifenbreite eine noch höhere Transistordichte und die Geschwindigkeitsvorteile von HBM 4 bei wesentlich geringerem Stromverbrauch.
Mit dem N12FFC+ wird es laut TSMC kosteneffizient sein, HBM 4-Speicherchip-Sandwiches auf einer Silizium-Verbindungsplatine neben einem SoC zu platzieren. Dies ermöglicht kosteneffiziente Anwendungen für 12-Hi und 16-Hi, d.h. 48 GB und 64 GB Speicherchip-Sandwiches, die aus 12 und 16 Speicherchips in Folge bestehen. Diese Lösungen werden eine Datenübertragungsbandbreite pro Speicherchip-Sandwich von über 2 TB/s haben.
Im Gegensatz dazu können HBM-4-Chips mit der N5-Fertigungstechnologie aufgrund der verbesserten Streifenbreite noch mehr Transistoren enthalten, bei deutlich geringerem Stromverbrauch arbeiten und eine höhere Leistung bieten. Der N5-Pitch ermöglicht eine viel kleinere Verbindungsfläche, da die Pads nur 6-9 Mikrometer voneinander entfernt sind. Dies ermöglicht die Verwendung von HBM 4-Speicherchip-Sandwiches mit Direct-Bonding-Technologie, d.h. HBM 4-Speicher kann direkt auf den Chips platziert werden, um ein spezielles dreidimensionales Chip-Sandwich zu schaffen. Dies kann dazu beitragen, eine noch höhere Leistung des Speichersubsystems zu ermöglichen - ein kritischer Aspekt für Beschleuniger, die auf den KI- und HPC-Markt abzielen, sowie die verfügbare Speicherkapazität.
Gleichzeitig optimiert der taiwanesische Halbleiter-Hersteller auch die CoWoS-L- und CoWoS-R-Technologien, um eine noch effizientere HBM 4-Integration zu ermöglichen.
