Auf dem kürzlich abgehaltenen IEEE International Electron Device Meeting haben TSMC-Experten mehr über die neue Fertigungstechnologie des Unternehmens, die N2-Node, verraten, der eine Waferbreite von 2 nm umfasst. Mit dieser Streifenbreite wird eine völlig neue Transistortechnologie eingeführt, d. h. es können nun Nanodrahttransistoren vom Typ Gate-All-Around (GAA) anstelle von Fin-FETs verwendet werden, was in mehrfacher Hinsicht von Vorteil ist.

Die Verbesserungen haben auch zu einer Erhöhung der Transistordichte um 15 % und zu einem Geschwindigkeitszuwachs von 15 % bei gleicher Spannung geführt, aber wenn der Stromverbrauch ein Faktor ist, ergibt sich eine Verringerung des Stromverbrauchs zwischen 24 % und 35 % bei gleicher Leistung im Vergleich zu N3, d. h. 3 nm.

Die GAA-Nanodrahttransistoren ermöglichen es den Designern, die spezifische Kanalbreite zu ändern, um ein Gleichgewicht zwischen Leistung und Energieeffizienz zu erreichen. Mit NanoFlex DTCO (Design-Technology Co-Optimalization) können Designer die Transistoren auch auf spezifische Anforderungen zuschneiden: Sie können niedrigere Zellen entwickeln, um Platz zu sparen und die Energieeffizienz zu verbessern, oder höhere Zellen, um die Leistung zu maximieren. Die Technologie arbeitet mit insgesamt sechs Spannungsschwellenwerten mit einer Spanne von 20 mV, die durch die dipolbasierte Integration der dritten Generation von TSMC mit N-Typ- und P-Typ-Dipolen erreicht wird.

Die mit der neuen Fertigungstechnologie eingeführten Innovationen auf der Ebene der Streifenbreite und der Bauelemente zielen nicht nur darauf ab, den Steuerstrom des Transistors durch Feinabstimmung verschiedener Parameter zu optimieren, sondern sorgen auch für eine Verringerung der effektiven Kapazität und damit für eine klassenführende Leistungseffizienz. Zusammengenommen bieten alle diese Innovationen das Potenzial, eine I/CV-Beschleunigung von bis zu 70 % für N-Typ-Nanodrahttransistoren und bis zu 110 % für P-Typ-Transistoren zu erreichen.

Die Nanodrahttransistoren selbst weisen bei niedrigeren Betriebsspannungen ein deutlich besseres Leistungs/Watt-Verhältnis auf als ihre FinFet-basierten Gegenstücke, insbesondere im Bereich von 0,5 V bis 0,6 V, wo Optimierungen in der Fertigungstechnologie und bei den Bauelementen die Taktraten um etwa 20 % erhöhen und die Leistungsaufnahme im Standby-Modus bei 0,5 V Betriebsspannung um etwa 75 % senken können. Gleichzeitig gibt die Einführung von NanoFlex DCTO und mehreren Spannungsschwellen den Entwicklern zusätzliche Flexibilität, um energieeffiziente Prozessoren mit hoher Logikdichte zu entwickeln.

Natürlich bringen die Innovationen auch Änderungen bei der Skalierung von SRAM mit sich, die in der Vergangenheit für High-End-Streifenbreiten nur schwer zu steigern war. TSMC hat mit der N2-Node eine Rekord-SRAM-Zelldichte von 38 Mb/sq mm erreicht, aber gleichzeitig ist es gelungen, den Stromverbrauch zu senken, was eine große Leistung darstellt. Bei GAA-Nanodrahttransistoren ist die Schwellenspannungsvariation, d.h. das Vt-Sigma, enger als zuvor, d.h. die minimale Betriebsspannung ist im Vergleich zu FinFet-basierten Lösungen um 20 mV für Hochstrom-Makros und um 30-35 mV für Hochdichte-Makros reduziert. Dank dieser Verbesserungen können SRAM-Lese- und Schreibaufgaben auf bis zu 0,4 V sinken, der Betrieb kann stabil bleiben, während die Ausgaberate hoch bleibt und ein zuverlässiger Betrieb garantiert werden kann.

Neben den neuen Transistoren gehören auch neue MOL- (Middle-of-Line), BEOL- (Back-end-of-Line) und Far-BEOL-Verdrahtungen zum Repertoire, die den Widerstandswert um 20 % senken und zur Steigerung der Leistungseffizienz beitragen. Im Falle von MOL wird jetzt eine spezielle Wolframverdrahtung verwendet, die den Widerstand des vertikalen Gate-Kontakts um 55 % verringert und die Taktgeschwindigkeit des Ringoszillators um genau 6,2 % erhöht. Die erste Metallschicht (M1) wird nun in einer einzigen EUV-Abscheidung mit anschließendem Ätzen (1P1E) hergestellt, wodurch die Komplexität reduziert, die Anzahl der erforderlichen Masken verringert und die Effizienz des Prozesses erhöht wird. Laut TSMC kann der für die M1-Metallschicht verwendete 1P1E-Prozess die normale Zellkapazität um fast 10 % reduzieren und gleichzeitig einige EUV-Masken einsparen. Gleichzeitig wird der Metall- und Verbindungswiderstand für N2 mit einer Verbesserung von 10 % reduziert.

Eine weitere wichtige Neuerung ist die neue CU RDKL-Option, die eine effizientere 3D-Chip-Schichtung von F2F und F2B (Face-to-Face und Face-to-Back) mit einem SoIC-Bondabstand von nur 4,5 Mikrometern durch flache TSVs und Passivierung ermöglicht, was für Chips, die sowohl auf den KI- und HPC-Markt als auch auf den Markt für mobile Geräte abzielen, sehr nützlich ist. Eine letzte wichtige Innovation für den HPC-Markt ist die Verwendung von SHP-MiM-Kondensatoren (Super High Performance Metal-to-Isolator-Metal Capacitors) mit einer Kapazität von 200 fF/qmm, die durch die Verringerung des transienten Spannungsabfalls zu einer Erhöhung der maximalen Betriebstaktrate beitragen.

Die N2-Fertigungstechnologie von TSMC wird voraussichtlich in der zweiten Hälfte des nächsten Jahres in Produktion gehen, sofern keine Probleme auftreten.