Die TSMC-Ingenieure arbeiten ständig daran, dass die N2-Fertigungstechnologie, die in der zweiten Hälfte des nächsten Jahres eingeführt wird, den Kunden die bestmöglichen Eigenschaften bietet. Derzeit wird an der Feinabstimmung gearbeitet, um die Defektdichte weiter zu reduzieren und die Chipqualität gleichmäßiger zu gestalten, damit modernste Chips kostengünstiger und vorhersehbarer produziert werden können.
Einer der Ingenieure des Unternehmens, Dr. Kim, berichtete kürzlich, dass die kontinuierliche Optimierung zu einer Steigerung der Ausbeute von Testchips um 6 % geführt hat, was ein großer Erfolg ist. Der Hersteller gibt die Vorteile der Optimierung an seine Kunden weiter, die dadurch erhebliche Einsparungen bei den Produktionskosten erzielen können. Durch die Erhöhung der Auslagerungsrate können die Kunden insgesamt Milliarden von Dollar einsparen, was bedeutet, dass die Chips billiger produziert werden können, was wiederum die Wettbewerbsfähigkeit verbessern kann. .
Eine sehr wichtige Information über die Verbesserung wurde nicht bekannt gegeben, nämlich ob die Erhöhung der Ausbeute für SRAM-Testchips oder für Testchips mit Logikschaltungen gilt. In jedem Fall soll im Januar nächsten Jahres ein Testzeitraum beginnen, in dem die Partner die N2-Streifenbreite testen können. Die Verbesserung der Ausbeute ist in jeder Hinsicht eine gute Nachricht, denn die Kunden zahlen pro Wafer, so dass die Anzahl der nutzbaren Chips, die sie von einem Wafer mit 300 mm Durchmesser erhalten, einen erheblichen Einfluss auf die Kosten des Chips und letztlich auf den Preis des Produkts haben kann.
Die N2-Fertigungstechnologie ist für das Transistordesign von enormer Bedeutung, da TSMC als erstes Unternehmen die GAA-Nanoblech-Transistortechnologie einführt, die in mehreren Bereichen Verbesserungen bringt: geringerer Stromverbrauch, höhere Leistung und größere Transistordichte. Die GAA-Nanosheet-Transistoren selbst werden kleiner sein als ihre 3 nm breiten FinFET-Pendants und ermöglichen die Herstellung noch kleinerer, noch dichterer SRAM-Bitzellen mit besserer elektrostatischer Kontrolle und geringerem Leckstrom bei gleichbleibender Leistung.
Die neue Fertigungstechnologie soll es ermöglichen, dass Chips bei gleicher Transistorgröße und gleichem Stromverbrauch bis zu 25-30 % weniger Strom verbrauchen als ihre Gegenstücke der vorherigen Generation, die auf der N3E-Streifenbreite basieren. Gleichzeitig sind Leistungssteigerungen von 10-15 % bei gleicher Anzahl von Transistoren und gleichem Stromverbrauch möglich, während die Transistordichte im Vergleich zu N3E-Chips bei gleicher Leistung und gleichem Stromverbrauch um bis zu 15 % erhöht werden kann.
Wenn alles nach Plan läuft, könnte TSMC irgendwann in der zweiten Hälfte des nächsten Jahres, wahrscheinlich gegen Ende des Jahres, mit der Massenproduktion unter Verwendung dieses Knotens beginnen, was bedeutet, dass die Ingenieure des Unternehmens noch viel Zeit haben, um die verschiedenen Merkmale der neuen Produktionstechnologie zu optimieren. Eine weitere Feinabstimmung könnte zu einer noch höheren Ausbeute und einer noch geringeren Fehlerdichte führen, was für die Kunden eine noch kosteneffizientere Chip-Produktion bedeuten würde.
Auch wenn dies insgesamt eine gute Nachricht ist, ist die Verbesserung von 6 % definitiv mit Vorsicht zu genießen, da der Beitrag, der über die virtuellen Seiten von X geteilt wurde, inzwischen zusammen mit dem Benutzerkonto gelöscht wurde. TSMC hat sich noch nicht offiziell zu diesem Fall geäußert, aber wir werden berichten, wenn sich die Situation ändert.
