Die wichtigsten Parameter des Panther Lake-Chips, der die Grundlage für Intels neueste Mobilprozessoren bildet, sind schon seit langem bekannt, aber vor kurzem wurden von Kurnal Insights einige hochauflösende Fotos des Chips veröffentlicht, die zeigen, wie die verschiedenen Chips im Gehäuse der SoC-Einheit angeordnet sind. Der Panther Lake-H-Mobilprozessor verwendet die gleiche Wafer-Architektur wie seine Pendants der vorherigen Generation, was bedeutet, dass die verschiedenen Hauptkomponenten im Design auf Wafer aufgeteilt sind.

Insgesamt besteht der Panther Lake-SoC aus vier Chipsätzen: Die Basis bildet der 22-nm-Wafer von Intel, der als Interposer fungiert und die Chips mit den Pads an der Unterseite des Gehäuses verbindet. Außerdem sind das Compute Tile, das Graphics Tile und das I/O Tile mit an Bord. Da die Wafer den verfügbaren Platz nicht vollständig ausfüllen, befinden sich im Inneren des Gehäuses auch einige Füllwafer, die ebenfalls eine strukturelle Rolle spielen, d. h. sie tragen zur gewünschten Wärmeableitungseffizienz und strukturellen Festigkeit bei.

Das Compute Tile wird mit Intels 18A-Fertigungstechnologie hergestellt und ist mit seinen 115 Quadratmillimetern Fläche - 14,32 Millimeter lang und 8,04 Millimeter breit - das bei weitem größte der drei Haupttiles und über mikroskopisch dichte Leiterbahnen mit dem Interposer verbunden.

Er enthält insgesamt bis zu 16 Prozessorkerne, darunter vier Cougar Cove-basierte P-Cores, acht Darkmont-basierte E-Cores und vier Darkmont-basierte LP E-Cores. Jeder Cougar Cove P-Core enthält 3 MB sekundären Cache, während die beiden Gruppen von vier Darkmont-basierten E-Cores jeweils 4 MB gemeinsamen sekundären Cache haben.

Die verbleibenden 4 LP E-Cores sind nicht Teil der Hauptprozessorkerngruppe und kommunizieren daher nicht über den Ringbus mit ihren Kollegen, sondern über die interne Verbindung des Chips. Die maximale Boost-Taktfrequenz beträgt 5,1 GHz für die P-Core-Division, 3,8 GHz für die E-Core-Division und 3,7 GHz für die LP E-Core-Division, wobei letztere mit einer deutlich niedrigeren Kerntaktfrequenz als ihre Kollegen arbeitet. Der LP E-Core-Bereich ist ebenfalls ein Quad-Core-Cluster mit 4 MB gemeinsamem sekundärem Cache, genau wie der E-Core-Bereich.

Das Compute Tile selbst enthält auch den Speichercontroller, der ebenfalls über 8 MB Cache verfügt. Der Dual-Channel-Speicher-Controller nutzt vier Sub-Kanäle, an die DDR5- oder LPDDR5X-Speicherchips angeschlossen werden können - letztere mit Geschwindigkeiten von bis zu 9600 MT/s. Ebenfalls an Bord ist die NPU, die eine Lösung der fünften Generation ist und eine komplette NCE (Neural Computing Engine) verwendet. Jede NCE wird von 1,5 MB Cache begleitet, so dass insgesamt 4,5 MB Cache für die Arbeit zur Verfügung stehen. Die Media-Engine und der Display-Controller vervollständigen die Reihe.

Die Grafikkachel basiert auf der Intel 3-Prozess-Technologie und verfügt über nur 4 Xe3-Kerne, aber es ist auch eine größere Version mit 12 Xe3-Kernen erhältlich, die vor allem an Bord ultraportabler, ultradünner Notebooks eingesetzt werden kann, wo dGPUs nicht möglich sind.

Dies ist auf dem Foto zu sehen, aber es ist nicht mehr Intel 3, sondern die N3E-Fertigungstechnologie von TSMC, die die Hauptrolle spielen könnte. Die Graphics Tile ist eine 55,18 Quadratmillimeter (8,14 Millimeter) breite und 6,78 Millimeter tiefe Platine, die neben 12 Xe3-Kernen auch 16 MB Sekundärcache enthält.

Das I/O Tile ist mit einer Fläche von nur 49,76 Quadratmillimetern (12,44 Millimeter Breite und 4 Millimeter Höhe) das kleinste. Das Board, das mit der N6-Fertigungstechnologie von TSMC hergestellt wird, enthält auch einen PCIe-Treiber und einen Thunderbolt-Treiber, kann aber alternativ auch USB4 v2-Unterstützung bieten.

Die Panther Lake-H-Modelle verfügen über insgesamt vier PCI Express 5.0-Lanes und acht PCI Express 4.0-Lanes, aber der Chip bietet auch zwei Thunderbolt-Ports und enthält die erforderlichen Treiber für die Unterstützung von Wi-Fi 7 und Bluetooth 5.4, die natürlich ein Funksubsystem benötigen, um zu funktionieren.