AMDs lang erwartete Strix Halo APU, die viel Leistung auf relativ kleinem Raum bietet, wird bald im Handel erhältlich sein, und Tests dazu sind bereits zur Veröffentlichung verfügbar. Dies hat auch etwas Licht in die Frage gebracht, wie ein Strix Halo-Chip eigentlich aufgebaut ist. Die Informationen wurden von Tony Yu, dem Leiter der chinesischen Abteilung von ASUS, sowie von Decap und Kurnal bereitgestellt.
Die Strix Halo APU selbst ist die Basis der RYZEN AI Max-Serie und verfügt über einige ernsthafte Feuerkraft. An Bord des SoCs befinden sich insgesamt 16 ZEN 5-basierte Prozessorkerne, die dank SMT-Unterstützung auf insgesamt 32 Threads arbeiten können. Begleitet werden sie von einer sehr massiven iGPU, die insgesamt 40 aktive CU-Arrays verarbeiten kann und auf die RDNA 3.5 Architektur ausgelegt ist. Damit auch die Speicherbandbreite stimmt, kann der SoC sogar bis zu 128 GB Speicher haben.
Die hochauflösenden Fotos offenbaren einige interessante Dinge, darunter die Tatsache, dass die CCD-Arrays etwas feiner abgestimmt wurden und der Abstand zwischen den 67,07 Quadratmillimeter großen Wafern und dem I/O-Chip um etwa 2 Millimeter verringert wurde, was sich auch positiv auf die Speicherlatenz auswirken könnte. Diese CCDs unterstützen weiterhin 3D-V-Cache-Caching, da sie über die erforderlichen TSV-Verbindungen auf den Chips verfügen. Die übrigen Komponenten entsprechen weitgehend denen, die wir von den Standardprozessoren auf ZEN 5-Basis kennen, d. h. jeder Prozessorkern wird von 1 MB L2-Cache begleitet, und ein 32 MB großer gemeinsam genutzter Third-Level-Cache ist ebenfalls Teil der Ausstattung.
Unter den beiden CCDs befindet sich das I/O-Board (cIOD), das in diesem Fall auch die Nicht-Kernkomponenten enthält. Dieses Board hat eine Fläche von 307,58 Quadratmillimetern, wovon der größte Teil von der iGPU eingenommen wird, die aus 40 CU-Arrays besteht, wobei die CU-Arrays als 20 Workgroup-Prozessoren verfügbar sind, die natürlich auf der RDNA 3.5-Architektur basieren. Um die neue mobile APU mit einer ausreichenden Speicherbandbreite auszustatten, war natürlich ein leistungsfähiges Speichersubsystem erforderlich, das in diesem Fall aus acht 32-Bit-Speicher-Controllern besteht, die alle mit LPDDR5X On-Board-Speicher verbunden werden können.
Zusätzlich zum On-Board-Speicher gibt es auch einen 32 MB großen LLC- oder Last-Level-Cache, der sich gleichmäßig verteilt zwischen den beiden Teilen der GPU befindet - was wiederum sicherstellt, dass die iGPU effizient ausgelagert werden kann. Neben der iGPU bedient der 256-Bit-Speicherdatenbus auch die Prozessorkerne und die NPU.
Bei der NPU haben wir es mit einer 50-TOPs-Rechenlösung zu tun, die links von der iGPU sitzt und in einigen Fällen sogar eine GeForce RTX 4090 Grafikkarte übertreffen kann, wenn es um die Beschleunigung von KI-bezogenen Operationen geht. Neben der XDNA2-basierten NPU befinden sich auch einige I/O-Controller an Bord, die eine PCI Express 4.0 x16-Schnittstelle sowie USB4-, USB 3.2- und USB 2.0-Unterstützung bieten. Außerdem befinden sich hier der Display-Controller und zwei Media-Engines, die die Codecs H.264, H.265 und AV1 unterstützen. Alles in allem, einschließlich der strukturellen Siliziumbereiche, beträgt die Gesamtfläche des Boards 441,72 Quadratmillimeter, was keineswegs klein ist - einige Quellen sprechen von 475 Quadratmillimetern.
Die ersten Notebooks, die mit der neuen mobilen APU-Einheit ausgestattet sind, werden voraussichtlich bereits am 25. Februar 2025 im Handel erhältlich sein und im Laufe der Zeit von einer wachsenden Zahl von Unternehmen angeboten werden.
