Samsung hatte eine interessante kleine Präsentation auf der Computex 2026, die bereits das Design der nächsten Generation des HBM-Speicherchip-Sandwiches betraf. Es wurde ein großes Modell ausgestellt, das in Nahaufnahme zeigte, wie ein Speicherchip-Sandwich der nächsten Generation, das wahrscheinlich auf dem HBM5-Standard basiert, aufgebaut sein wird.

Die genauen Parameter des Chips, d. h. die Chipschicht, die Kapazität, die Taktrate und die Speicherbandbreite, wurden zwar nicht bekannt gegeben, aber es ist klar, dass die Verbesserungen in all diesen Bereichen im Vergleich zum aktuellen Spitzenmodell HBM4E zu Verbesserungen führen werden.

Die Demonstration sollte genau das tun: zeigen, wie Samsungs Ingenieure innovativ mit der vom Chip erzeugten Wärme umgehen. Standardmäßig wird die Wärme durch die Schichten des Chips an die Spitze des Chips transportiert, wo sie durch die auf den KI-Beschleunigern angebrachten Kühlvorrichtungen abgeleitet wird, sei es durch passive Kühlrippen, die von den Systemlüftern des Servers bedient werden, durch Flüssigkeitskühlung oder sogar durch Tauchkühlung, die noch nicht weit verbreitet ist, aber seit langem in der Entwicklung ist. Die Wärme des Speicherchip-Sandwichs wird durch spezielle Wärmepfadblöcke (HPBs) effizient abgeleitet, die die Wärme vom Chip aufnehmen und an einen Kühlkörper oder eine andere Kühlfläche weiterleiten, die sich neben oder auf dem Chip befinden kann.

Die Entwicklung konzentriert sich auf die D2D-PHY-Schicht, die Verbindung zwischen dem HBM-Basischip und der GPU, wo die Temperatur und die Leistungsdichte exponentiell ansteigen, wenn die Anzahl der Speicherchip-Sandwiches zunimmt und die Datenübertragungsbandbreite erhöht wird. Das HBM5-Design selbst kann übrigens jetzt mit einer selbst entwickelten 2-nm-Bandbreite hergestellt werden, was eine erhebliche Verbesserung gegenüber der 4-nm-Bandbreite darstellt, die in den HBM4- und HBM4E-Chips verwendet wurde.

Da die Leistung von KI-gestützten KI-Beschleunigern und anderer Hardware wächst und die Komponenten immer dichter integriert werden, werden laut Samsung das Management der erzeugten Wärme, die Steigerung der Effizienz der Datenverarbeitung und die Stabilität der Verkapselung ebenso wichtig wie die Speicherleistung selbst, da sie alle sowohl zur Verbesserung der Leistung als auch zur Gewährleistung der Stabilität des Speichersubsystems beitragen.

Laut der vom KAIST im letzten Jahr vorgestellten Roadmap kann die Speicherdatenrate für HBM5 nun auf 4096 Bit erhöht werden, was eine Speicherbandbreite von etwa 4 TB/s pro Speicherchip-Sandwich ermöglicht, während diese Speicherchip-Sandwiches bis zu 100 W verbrauchen können, was sicherlich eine erhebliche Wärmeentwicklung zur Folge hat. Die Entwickler und Hersteller von HBM-Speicherchips bereiten sich daher auf die Herausforderungen dieser neuen Chips vor: Sie entwickeln und testen bereits Technologien und Prozesse, um Leistungssteigerungen zu gewährleisten und gleichzeitig die Herausforderungen mit innovativen Technologien wie dem oben erwähnten HPB zu bewältigen.

Interessanterweise hat Samsung diese Technologie bereits auf den HBM4E-Chips implementiert und verifiziert, was bedeutet, dass das Unternehmen bereits Erfahrungen sammelt und versucht, das Design zu verbessern, um sicherzustellen, dass es bis zum Erscheinen von HBM5 voll einsatzfähig ist. Die ersten Exemplare der HBM4E-Speicherchip-Sandwiches werden in 12-Hi-Anwendungen eingesetzt, und die ersten Muster der 14-Gbit/s-Versionen sind bereits seit einem Monat in Produktion, aber 16-Gbit/s-Versionen werden später produziert, so dass jedes Speicherchip-Sandwich eine Speicherbandbreite von 3,6 TB/s bietet.