Intel könnte mit den Nova Lake-S-Prozessoren endlich auf AMDs 3D-V-Cache-Technologie reagieren, zumindest legt das das neueste Leck nahe. Obwohl die Informationen von einer sehr zuverlässigen Quelle mit vielen genauen Informationen stammen, die unter dem Spitznamen Jaykihn über die virtuellen Spalten von X geht, sollten die Informationen mit Vorsicht behandelt werden, zumindest bis es eine offizielle Bestätigung gibt.
Im Moment kann nur spekuliert werden, dass Intels Nova Lake-S-Prozessoren, die irgendwann gegen Ende 2026 erscheinen könnten, in einigen Fällen bis zu 144 MB Cache vom Typ bLLC enthalten könnten, um die Leistung der bestehenden Caches weiter zu verbessern. Dies wäre im Wesentlichen Intels Antwort auf AMDs 3D-V-Cache-Technologie, d. h. sie könnte Intels Prozessoren bei Spielen einen dringend benötigten Schub verleihen, der nach derzeitigem Stand dringend benötigt wird. Eine ähnliche Lösung ist bereits im Einsatz, z. B. in den Clearwater Fortest-Serverprozessoren, wo ein passives Interposer unter den Prozessorkern-Chipsätzen sitzt und der Cache obenauf liegt.
Bei den Nova Lake-S-Modellen wird sich der massive bLLC auf dem Compute Tile in der Nähe der Prozessorkerne befinden, aber es ist noch nicht klar, wie er technisch genau implementiert werden wird. Für den High-End-Prozessor Nova Lake-S wird es insgesamt 52 Prozessorkerne auf zwei Compute Tile Decks geben, und ein SoC Tile wird ebenfalls Teil des Designs sein. Jede Compute Tile wird 8 P-Core-Prozessorkerne auf Coyote Cove-Basis und 16 E-Core-Kerne enthalten, die die Vorteile der Arctic Wolf-Architektur nutzen werden. Die restlichen vier Prozessorkerne werden SoC Tile sein, in Form von 4 LP E-Cores, die ebenfalls auf Arctic Wolf basieren.
Damit ergibt sich eine Gesamtzahl von 16 P-Core, 32 E-Core und 4 LP E-Core, zumindest für das Spitzenmodell, das aus zwei Compute Tile besteht. Die Versionen mit nur einem Chiplet werden maximal 28 Prozessorkerne haben, in Form von 8 P-Core, 16 E-Core und 4 LP E-Core.
Die große Frage ist, wie die 144 MB bLLC-Kapazität implementiert werden: Es könnte ein einziger großer bLLC sein, auf den das gesamte Prozessorkern-Array zugreifen kann, oder er könnte in zwei 72-MB-Chips aufgeteilt werden, wobei jedes Chiplet seinen eigenen "dedizierten" bLLC erhält. Es ist jedoch wichtig zu wissen, dass nach den neuesten Informationen die neue Funktion nur für die Modelle ohne Multiplikator-Lock verfügbar sein wird, d.h. nur die mit "K" und "KF" gekennzeichneten Modelle werden sie erhalten, und wahrscheinlich nicht alle.
Die Ankunft der neuen Prozessoren wird noch ein wenig auf sich warten lassen, bevor sie von den Arrow Lake Refresh-Modellen begrüßt werden können, die erst kürzlich angekündigt wurden , und an der Nova Lake-S-Front wurde ebenfalls enthüllt, dass die sechste Generation der NPU bis zu 74 TOPs Leistung für INT8-artige Rechenaufgaben liefern kann.
