Laut einer Analyse des Besitzers des High-Yield-YouTube-Kanals würde AMD bei den Prozessoren der nächsten Generation eine neue Art der Chipsatzanbindung verwenden, die mit dem derzeitigen SerDes-System bricht und stattdessen das "Sea-of-Wires/Fan-Out"-Konzept verwendet, was in vielerlei Hinsicht vorteilhaft wäre, aber wiederum das Design verkomplizieren würde, was sich beispielsweise auch auf die Verwendung von 3D-V-Cache auswirken würde.

Bevor wir jedoch auf die Änderungen eingehen, ist es wichtig zu klären, was das SerDes-Kommunikationssystem ist. Derzeit kommunizieren die Chipsätze an Bord der AMD-Prozessoren, die die Prozessorkerne enthalten, mit dem E/A-Chiplet über SerDes-Verbindungen, d. h. sie verwenden eine serielle Verbindung, was eine stromfressende Lösung ist, die sich auch negativ auf die Latenzzeit auswirkt und die verfügbare Bandbreite einschränkt, wobei letzteres das geringste Problem darstellt.

Ganz einfach: Die parallelen Kommunikationsströme aus den Chipsätzen werden von den SerDes-Modulen genutzt, um serielle Kommunikationsströme zu erzeugen, die dann als analoge Signale an die SerDes-Module auf dem I/O-Die gesendet werden, wo sie wieder in parallele digitale Datenströme umgewandelt werden. Bei dieser Methode müssen die SerDes-Wandler mit Strom versorgt werden, das richtige Taktsignal muss bereitgestellt werden, die Signale müssen kodiert und dekodiert werden, und dasselbe muss auf der Empfangsseite geschehen, was Zeit und Energie kostet. Im Grunde muss man sich die Verbindung wie ein PCI-Express-Protokoll vorstellen, da sie vom Konzept her genauso funktioniert. Der Vorteil ist jedoch, dass man bei SerDes die Chipsätze nicht dicht nebeneinander platzieren muss, sondern eine "größere" Entfernung überbrücken kann.

Im Vergleich dazu wird erwartet, dass sich das Konzept ab ZEN 6 aufwärts ändert, und wir können die Essenz davon bereits in den mobilen APU-Einheiten von Strix Halo sehen, die anscheinend eher das parallele "Sea-of-Wires"-Verfahren als SerDes verwenden. Vereinfacht ausgedrückt gibt es keine Umwandlung zwischen den seriellen und parallelen Verbindungen, sondern eine parallele Verbindung zwischen den Chipsätzen und dem I/O-Board, mit dem Nachteil eines komplexeren Designs, da die vielen Drähte nur mit mehreren Schichten von Leitern aufgebaut werden können, um die erforderliche Anzahl von Verbindungspunkten zu erreichen.

Diese Methode wird "Fan-out"-Verbindung genannt, und AMD verwendet die InFO-oS-Technologie von TSMC, um eine effiziente Verbindung zu erreichen. Die vielen kurzen parallelen Drähte ermöglichen eine schnellere und energieeffizientere Kommunikation, aber im Gegenzug müssen die Chiplets und die E/A-Platine direkt nebeneinander platziert werden, es können keine "langen Strecken" überbrückt werden. Für die Kommunikation zwischen diesen Komponenten wird eine Zwischenschicht benötigt, die aus mehreren leitenden Schichten besteht, die RDL, die sich unter den Chiplets und der I/O-Platine befindet und mit den Ausgängen der Verkapselung, also den Kontaktinseln, verbunden ist.

Durch die engere Integration bleibt mehr nutzbarer Platz auf der Chipoberfläche, der für den Einsatz größerer Chipsätze genutzt werden kann, aber die Hunderte von parallelen Drähten machen das Design viel komplexer, zum Beispiel passt der 3D-V-Cache nicht mehr unter die Chipsätze, wo sich die RDL befindet. Theoretisch gibt es eine Möglichkeit, den 3D-V-Cache zu integrieren, aber das ist so umständlich und teuer, dass es wahrscheinlicher ist, dass sie zum Design vor dem ZEN 5 zurückkehren, d.h. der 3D-V-Cache-Chip könnte wieder auf dem CPU-Chipsatz sitzen, aber das ist ein anderes Thema.

Da unter den Chipsätzen und E/A-Wafern Hunderte von Drähten verlaufen, die mehrere Schichten im System belegen, müssen die Ingenieure eine Reihe von Herausforderungen bewältigen, z. B. die effiziente Gestaltung dieser Schichten, die Sicherstellung der Signalintegrität, die Gewährleistung eines angemessenen Wärmemanagements und auch die effiziente Herstellbarkeit. Wenn diese Herausforderungen gemeistert werden können, kann die Kommunikation zwischen Chipsätzen und E/A-Platinen mit einem um Größenordnungen geringeren Stromverbrauch erfolgen, was vor allem auf dem Markt für mobile Geräte und Server ein großer Vorteil sein kann.

Das neue Design könnte die Energieeffizienz erhöhen, die Leistung des integrierten Speicher-Controllers verbessern und die Latenzzeit der Kommunikation zwischen den Chipsätzen verringern. Ein sehr informatives und interessantes Kurzvideo über das Konzept wurde vom Besitzer des oben erwähnten YouTube-Kanals produziert, das im oben eingebetteten YouTube-Fenster angesehen werden kann