Wie erwartet, hat Intel endlich den ersten Prozessor mit der neuesten Fertigungstechnologie des Unternehmens, genannt 18A, vorgestellt, und er enthält mehrere Innovationen, die ihn auf dem Notebook-Markt noch wettbewerbsfähiger machen sollen. Das Bild unten zeigt, dass Panther Lake recht vielversprechend aussieht, aber was er im wirklichen Leben leisten kann, wird sich erst später zeigen, wenn die ersten unabhängigen Tests veröffentlicht werden, irgendwann Anfang nächsten Jahres.

Der Panther Lake SoC setzt den mit Meteor Lake begonnenen und von Lunar Lake verfolgten Weg fort, d. h. er besteht aus mehreren Chipsätzen, die mit den Fertigungstechnologien hergestellt werden, die am besten zu den Anforderungen der Anwendung passen, entweder in den Fabriken von Intel oder TSMC. Die neuen SoC-Einheiten können Intels neueste Architekturen sowohl im CPU- als auch im iGPU-Bereich nutzen, enthalten aber auch eine Reihe von Verbesserungen zur Optimierung von Leistung und Stromverbrauch

Welche Basisversionen sind geplant?

Die Panther Lake SoC-Einheiten wird es in drei verschiedenen Ausführungen geben, was die Chip-Architektur betrifft. Die Version für leichte und dünne Notebooks ist mit 4 P-Cores, 4 LPE-Cores und einer iGPU mit 4 Xe-Cores erhältlich. Eine Stufe höher, in den höheren CPU-Leistungsklassen, sind 4 P-Core, 8 E-Core, 4 LPE-Core und die gleiche iGPU mit 4 Xe-Core verfügbar.

Das Spitzenmodell ist die dritte Version, die nun über 4 P-Core, 8 E-Core, 4 LPE-Core und eine iGPU mit 12 Xe-Cores verfügt. Letztere wird deutlich schneller sein als die bei Lunar Lake verwendete Version, und auch die Prozessorleistung wird sich spürbar verbessern.

Wie groß sind die Chipbreiten der einzelnen Chips?

Der Panther Lake SoC wird insgesamt drei Chips enthalten, von denen die Compute Tile den P-Core und den E-Core enthält und mit Intels 18A-Fertigungstechnologie hergestellt wird. Wie bereits erwähnt, kann die GPU-Kachel entweder 4 oder 12 Xe-Kerne enthalten: Die Version mit 4 Xe-Kernen wird auf Intel 3 basieren, während die Version mit 12 Xe-Kernen auf TSMCs N3E-Fertigungstechnologie basieren wird. Es gibt auch einen PCT/PCH-Chip, der die N6-Chipbreite von TSMC verwendet, und alle notwendigen Treiber sind an Bord, einschließlich Arbeitsspeicher, Speicher, Thunderbolt, WiFi und Bluetooth.

Innovationen in der 18A-Fertigungstechnologie

Im Zusammenhang mit Intels neuester Fertigungstechnologie wurden einige Schwierigkeiten angesprochen, die jedoch überwunden zu sein scheinen, so dass der 18A nun in die Produktion gehen kann und seit dem dritten Quartal in kleinen Mengen für bestellte Chips verfügbar ist. Eine der großen Innovationen bei der 18A-Chipbreite ist der Einsatz der RibbonFET-Transistortechnologie, die sich durch eine Gate-All-Around-Architektur auszeichnet. Im Gegensatz zum bisher weit verbreiteten FinFet kommt hier eine leitende Schicht aus horizontalen Streifen zum Einsatz, die an allen Seiten von der Gate-Elektrode, die sie steuert, umschlossen wird, anstatt einer vertikalen, lamellenartigen Struktur.

Diese Technologie wird sowohl von Samsung und TSMC als auch von Intel verwendet, aber es wird erwartet, dass Intel der erste sein wird, der sie in größerem Umfang einsetzt. Durch das spezielle Design kann der Transistor dank der neuen Architektur, der verbesserten Verwendung von Materialien und der kürzeren Gate-Elektroden effizienter und mit geringerem Leckstrom geschaltet werden, was es einfacher macht, eine hohe Leistung beizubehalten und gleichzeitig den Stromverbrauch im Betrieb weiter zu senken.

Die RibbonFET-Transistoren passen nicht in eine herkömmliche Schaltung, bei der sowohl die Signalübertragung als auch die Stromversorgung über die oberen Lagen erfolgen: Bei PowerVia BackSide Delivery werden die beiden Teile getrennt, wobei nur noch die Signalübertragung auf der Vorderseite und die Stromversorgung von der Rückseite unter Verwendung separater Metallschichten erfolgt, was sich positiv auf die Stabilität und Klarheit der Stromversorgung auswirkt und auch eine bessere Frequenzskalierung ermöglicht.

Das neue Layout reduziert auch die Überlastung auf der Vorderseite, erfordert weniger Leiter und verringert den Abstand zwischen Transistor und Stromquelle, was zur Verringerung des Widerstands und zur Aufrechterhaltung stabiler Spannungspegel auch bei schnellen Schaltgeschwindigkeiten beiträgt. Die Innovation kommt also nicht nur der Energieeffizienz zugute, sondern auch der Leistung und der Platzausnutzung.

Gehäusearchitektur, Kommunikation zwischen den Karten

Die Panther Lake SoC-Einheiten nutzen die Foveros-S-Technologie, die die Prozessorkerne, die iGPU und den PCH im klassischen Sinne, also On-Chip, miteinander verbindet. Anstelle einer monolithischen Architektur steht ein Kacheldesign zur Verfügung, so dass die Chipsätze je nach Bedarf mit der für sie am besten geeigneten Fertigungstechnologie zusammengestellt werden können. Dieses Konzept trägt zu einer Maximierung der Produktionsrate bei und kann auch die Verfügbarkeit von Chips verbessern, da sie von mehreren Herstellern mit verschiedenen Technologien hergestellt werden können, wodurch die Produktion breiter gestreut wird.

Panther Lake nutzt Intels skalierbare Verbindungstechnologie der zweiten Generation, die diese Chips in ein kohärentes System umwandelt, so dass sich der SoC wie ein klassischer monolithischer Chip verhält und die Verbindung zwischen Chips, die mit unterschiedlichen Fertigungstechnologien hergestellt wurden, mit vorhersehbarer, konsistenter Latenz fließt, was ein großer Vorteil ist. Die Lösung der zweiten Generation verfügt laut Intel über eine höhere Datenbandbreite und geringere Latenzzeiten als ihr Gegenstück der ersten Generation, und der Stromverbrauch für die Datenübertragung ist geringer, was zur Steigerung der Energieeffizienz beiträgt. Dies und der skalierbare Interconnect könnten dafür verantwortlich sein, dass Arrow Lake, obwohl es auf dem Papier gut aussah, am Ende aufgrund von Schwächen im Interconnect langsamer war als erwartet.

Das Cache-Subsystem wurde ebenfalls optimiert, um den Herausforderungen der gemischten Last besser gerecht zu werden. Der gemeinsam genutzte Tertiär-Cache auf dem Compute Tile hat einen schnelleren internen Zugriff und eine höhere Assoziativität und ist direkt mit einem neuen In-Memory-Cache verbunden, auf den wir später noch eingehen werden. Letzterer trägt wesentlich zu einer effizienteren und schnelleren gemeinsamen Datennutzung zwischen den einzelnen Boards bei, mit weniger Verbindungen zum Hauptspeicher des Systems und somit einer schnelleren Aufgabenausführung. Außerdem gibt es ein einheitliches Speicherverbindungssystem, das einen einzigen Adressraum für alle wichtigen Hardwareblöcke verwendet, d. h. für die Prozessorkerne, die iGPU, die NPU und den Bildsignalprozessor (IPU). Auf die gemeinsam genutzten Daten können all diese Komponenten effizient zugreifen, ohne dass separate Kopien und Synchronisierungspuffer erforderlich sind. Durch diese Klarheit und einheitliche Arbeitsweise werden unnötige Speichervorgänge vermieden und die Latenzzeit für gemischte Workflows verbessert, sei es bei der Videoverarbeitung oder bei KI-beschleunigten Operationen.

Ein bibliotheksbasiertes Protokoll, das vorhersagt, welche Cache-Slices am ehesten die gewünschten Daten enthalten, was dem Workflow zugute kommt und unnötigen Datenverkehr und -verbrauch reduziert. Das System ist skalierbar, d. h. es kann mit einer höheren Anzahl von Prozessorkernen und komplexeren SoC-Designs arbeiten.

Die Kommunikation zwischen den Chips erfolgt über dichte und kurze Interconnects unter Verwendung des Foveros-Basischips, d.h. er bietet eine Quasi-Latenz, als wäre er ein monolithisches Design.

Die Prozessorkerne

Die Prozessorkerne für das Panther Lake SoC umfassen die P-Core-Abteilung, die auf Cougar Cove basiert, sowie die E-Core- und LPE-Core-Abteilungen, die auf der Darkmont-Architektur basieren. Diese sitzen alle auf dem Compute Tile Board, wobei die LPE-Core-Abteilung nicht auf dem PCH, sondern neben ihren anderen Pendants sitzt. Die Verbindung erfolgt über einen einheitlichen Ringbus, d. h. gemeinsame Speicher- und Cache-Ressourcen, so dass die Kommunikation zwischen den Core-Arrays effizienter und mit geringerer Latenz erfolgen kann.

Beim Cougar Cove, der den Lion Cove ablöst, wurden die Änderungen hauptsächlich zur Steigerung der Energieeffizienz und nicht zur Erreichung höherer Taktraten vorgenommen. Dementsprechend wurde das Front-End umgestaltet, so dass der Befehlsfluss stabiler ist und der Scheduler die Arbeit effizienter auf die Ausführungseinheiten verteilt, so dass es weniger zu Verzögerungen kommt. Die interne Architektur wurde im Hinblick auf ein ausgewogenes Verhältnis zwischen Leistung und Verbrauch optimiert, so dass sich die Anzahl der Operationen pro Taktzyklus um 5-10 % erhöht. Diese Kerne verfügen über 256 KB Cache der ersten Ebene und 3 MB Cache der zweiten Ebene pro Kern.

Die Darkmont-Architektur, die die Crestmont-Architektur ablöst, treibt den E-Core und den LPE-Core an. Sie verwendet breitere Bänder, schnellere Vektorausführungseinheiten und ein größeres Out-of-Order-Fenster, um die Anzahl der Operationen pro Takt zu erhöhen, den Verbrauch aber auf demselben Niveau zu halten. Das Hauptziel bestand darin, den Leistungsunterschied zwischen P-Core und E-Core weiter zu verringern, so dass mehr Arbeitsabläufe im E-Core verbleiben können, ohne die Reaktionsfähigkeit zu beeinträchtigen, und so die Energieeffizienz zu erhöhen, ein wichtiger Aspekt für mobile Plattformen. Beim E-Core hat der Cache der ersten Ebene eine Kapazität von 96 KB pro Kern, während der Cache der zweiten Ebene 4 MB pro Kernblock hat.

Evolving Thread Director, zusätzlicher Cache

Um das Potenzial der Prozessorkerne effektiv auszunutzen, braucht man auch einen "Dirigenten", den Thread Director. Diese erweiterte Lösung kann dem Betriebssystem noch detailliertere Informationen über die mit jedem Thread verbundenen Parameter liefern, sei es die Latenzzeit oder die Cache-Auslastung, so dass das Betriebssystem die Threads effizienter den Prozessorkernen zuweisen kann, die am besten zu ihnen passen. Energieeffizienz und Reaktionsschnelligkeit werden nun ebenfalls bei der Auswahl berücksichtigt, was die Ausführung von Multithreading-Workflows verbessert und sich positiv auf KI-bezogene Workflows auswirkt.

Eine sehr wichtige Komponente ist der In-Memory-Cache, den Intel als Home Agent einführt. Dabei handelt es sich im Wesentlichen um einen einzigen Cache mit einer Kapazität von 8 MB, auf den alle wichtigen Komponenten zugreifen können. Der Vorteil des Home Agent, der als Hochgeschwindigkeitspuffer fungiert, besteht darin, dass die einzelnen Hardwarekomponenten Daten direkt über ihn gemeinsam nutzen und austauschen können, ohne dass ein separater Pfad zum Systemspeicher erforderlich ist, der die Latenzzeit erhöhen und die Leistung beeinträchtigen würde. Dieser Cache kann in vielen Fällen nützlich sein, z. B. bei der Verarbeitung eines Webcam-Streams, da er zur Verringerung der Latenzzeit und des Stromverbrauchs eingesetzt werden kann. Die Experten des Unternehmens untersuchen derzeit, welche weiteren Anwendungen von dieser Innovation in Bezug auf Leistung und Energieeffizienz profitieren könnten.

Die Abteilung iGPU

Die Mitglieder der Panther Lake-Generation werden nun auf der Celestial- oder Xe3-Serie der GPU-Architektur basieren, die im Vergleich zu Xe2 in mehreren Bereichen Neuerungen bringt. Einerseits gibt es eine Erhöhung der Rechendichte und der Cache-Kapazität, andererseits gibt es breitere Vektor- und Matrixeinheiten, was zu einer Leistungssteigerung beiträgt. Die iGPU gibt es in zwei verschiedenen Ausführungen: Die kleinere basiert auf Intels 3-Prozess-Technologie und enthält 4 Xe-Kerne, während die größere die N3E-Prozess-Technologie von TSMC verwendet und auf 12 Xe-Kerne skaliert. Beide sind in Bezug auf die Architektur identisch, aber es gibt einen signifikanten Unterschied in Bezug auf die Ressourcen. In beiden Fällen ist die GPU-Kachel über Foveros mit der Compute-Kachel verbunden, was eine hohe Datenbandbreite und eine geringe Latenzzeit bei der Kommunikation bedeutet.

Bei der neuen iGPU befinden sich acht Vektor-Engines, acht Matrix-Engines und eine dedizierte Raytracing-Einheit an Bord jedes Xe3-Kerns. Durch den entsprechenden Lastausgleich und die optimierte Thread-Verteilung kann jeder Xe-Kern mit einer höheren Auslastung arbeiten, was zu einer Leistungssteigerung beiträgt. Eine wesentliche Verbesserung besteht darin, dass sich sowohl die INT8- als auch die FP16-Rechenleistung verdoppelt hat, was insbesondere Aufgaben zugute kommt, die auf künstlicher Intelligenz beruhen, wie z. B. das bereits gerüchteweise angekündigte Feature XeSS Frame Generation, das nun endlich verfügbar sein wird.

Die Cache-Kapazität wurde für die Xe3-basierte GPU erhöht, was bedeutet, dass nun 4 MB L2-Cache für die 4-Xe-Core-Version zur Verfügung stehen, während die 12-Xe-Core-Version 16 MB L2-Cache hat. Das bedeutet 1 MB Cache pro Kern bei der kleineren iGPU und 1,5 MB pro Kern bei der größeren iGPU.

Es gab auch Verbesserungen bei den RT-Kernen, die mit höherer Leistung arbeiten können, und eine Erhöhung der BVH-Cache-Kapazität, die bei verschiedenen Spielen für Geschwindigkeitssteigerungen sorgen kann. Gleichzeitig wurden verschiedene feste Funktionsblöcke hinzugefügt, die nur für bestimmte Aufgaben verwendet werden können, diese aber effizient und mit sehr geringem Stromverbrauch ausführen, wodurch der Platz auf dem Chip besser genutzt wird.

Die Unterstützung für die XeSS 2-Technologie ist natürlich weiterhin an Bord, wurde aber durch die KI-basierte Frame-Generierung ergänzt, so dass nach Nvidia nun auch Intel eine ähnliche Lösung anbieten kann, nur AMD fehlt.

In Bezug auf die Leistung können wir erwarten, dass die Version mit 12 Xe-Kernen etwa 50 % schneller sein wird, bei gleichem Stromverbrauch wie die Lunar Lake Xe2-basierte iGPU, was nicht schlecht klingt. Im Vergleich dazu wurde die Version mit 4 Xe-Kernen entwickelt, um die Energieeffizienz zu erhöhen und gleichzeitig die Funktionalität des größeren Modells beizubehalten. Es ist auch wichtig zu erwähnen, dass die Medien-Engine, die mit der iGPU verbunden ist, ebenfalls verbessert wurde und nun das Sony XAVC-Format unterstützt und 10-Bit-Unterstützung für AV1- und AVC-Codecs bietet.

Die NPU

Die neuronale Verarbeitungseinheit (NPU) der fünften Generation macht im Wesentlichen dort weiter, wo Lunar Lake aufgehört hat, und bietet 48 TOPs an Leistung und Funktionalität. Die neue Fertigungstechnologie hat jedoch den von der NPU belegten Platz reduziert, was zur Kostensenkung beiträgt, da der frei gewordene Platz von anderen Komponenten genutzt werden kann.

Ziel war es, die NPU so kosteneffizient wie möglich zu gestalten, damit sie in allen neuen Modellen vorhanden sein kann, was dazu beitragen wird, die Bandbreite der von der NPU beschleunigten Softwarefunktionen weiter zu erhöhen. Dies ist wichtig, um mehr Entwickler auf den KI-Zug aufspringen zu lassen, da es die Bandbreite der möglichen Anwendungen erweitert.

Was sich nicht geändert hat, ist die Tatsache, dass die OpenVINO-Laufzeitumgebung weiterhin die Grundlage bildet und es ermöglicht, verschiedene Aufgaben einfach auf die verfügbare CPU, GPU und NPU zu verteilen, je nachdem, was am effizientesten ist, die geringste Latenz aufweist und die beste Energieeffizienz bietet. Panther Lake bietet auch weiterhin DirectML-, Windows ML- und ONNX-Unterstützung.

Die IPU, die Bildverarbeitungseinheit

Der Panther Lake hat auch eine IPU 7.5 an Bord, die eingehende Videosignale direkt verarbeitet und auch mit dem Home Agent Cache an Bord des Compute Tile über den bereits erwähnten Shared Link verbunden ist. Dadurch kann die IPU nicht nur effizienter arbeiten, sondern auch Frames mit der NPU oder GPU teilen, damit diese bei Bedarf weiter verfeinert werden können. Die IPU kann mit mehreren Kameras umgehen, verfügt über HDR-Unterstützung und kann außerdem die CPU durch Hardwarebeschleunigung entlasten.

Die IPU selbst kann auch verschiedene Optimierungen am Videosignalstrom vornehmen, wie z. B. Weißabgleich und sogar Rauschfilterung, während Aufgaben, die mehr Rechenleistung erfordern, an die iGPU oder NPU weitergegeben werden. Die Daten werden direkt über diesen zusätzlichen Cache ausgetauscht, was auch die Belastung des Speicher-Subsystems reduziert und den Stromverbrauch niedrig hält.

Die E/A-Abteilung, die Schaltzentrale der Plattform im klassischen Sinne

Die dritte Kachel ist der PCH/PCT, der die klassische Plattformkontrollfunktionalität enthält. Diese Kachel verfügt u.a. über einen PCI Express 5.0-Hub, USB4-Controller und einen Thunderbolt-Controller. Die Einheit kann auch PCI Express-basierte NVMe-Speicher verarbeiten, wobei nicht nur PCI Express 5.0, sondern auch PCI Express 4.0 unterstützt wird. Dadurch, dass diese Funktionen auf einem separaten Chip untergebracht sind, wird es einfacher, SoC-Einheiten mit der gleichen Funktionalität zu bauen, da die PCH-Abteilung unabhängig von der CPU- und GPU-Konfiguration in allen Fällen die gleichen Fähigkeiten bieten kann, je nach Intels Absichten. Natürlich erfordert die Thunderbolt-Unterstützung selbst einen externen Treiber, aber es liegt im Ermessen des OEM-Partners, ob er Thunderbolt 4 oder Thunderbolt 5 unterstützen möchte.

Der PCH-Chip enthält auch Speichercontroller, die in diesem Fall zwei Optionen bieten. Einerseits können OEMs für leichte und dünne Notebooks den auf die Hauptplatine gelöteten On-Board-Speicher mit LPDDR5X verwenden; andererseits können sie für leistungsstärkere Systeme in größeren Gehäusen DDR5-Speicherunterstützung wählen, wobei das Speichersubsystem in Form von So-DIMM-Speichersteckplätzen verwendet werden kann. Prinzipiell ist auch der Einsatz von LPCAMM-Speichermodulen möglich, dies wird aber nicht explizit erwähnt. Sicher ist, dass die LPDDR5X-Speicherchips eine maximal unterstützte Geschwindigkeit von 9600 MT/s und eine maximal unterstützte Kapazität von 96 GB haben, aber die Chips befinden sich nicht auf dem SoC wie im Fall von Lunar Lake, sondern auf dem Motherboard. DDR5-Speicherchips haben eine maximal unterstützte Geschwindigkeit von 7200 MT/s und eine maximale Kapazität von 128 GB.

Die drahtlose Kommunikation wird durch 802.11be, Wi-Fi, unterstützt, das eine theoretische Höchstgeschwindigkeit von 5 Gbps über drei Frequenzbänder, einschließlich 2,4 GHz, 5 GHz und 6 GHz, unterstützt. Gleichzeitig wird die Unterstützung von Bluetooth 5.4 hinzugefügt, das auf demselben Modul untergebracht ist, wodurch weniger Platz als bei der vorherigen Zwei-Chip-Lösung benötigt wird und auch der Stromverbrauch reduziert wird. Außerdem gibt es eine native Bluetooth Low Energy Audio-Unterstützung, die die Energieeffizienz verbessert, sowie echten Stereo-Sound und Multi-Stream-Unterstützung.

Eine nützliche neue Funktion ist Bluetooth 6 Channel Sounding, mit dem das System die Entfernung zwischen Bluetooth-Geräten mit einer sehr hohen Genauigkeit und einer Auflösung von 10 Zentimetern bestimmen kann. Dies erfordert die Analyse der gesendeten und empfangenen Signale, ermöglicht aber im Gegenzug die Implementierung von Komfort- und Sicherheitsfunktionen wie die anwesenheitsbasierte Gerätesperre: Entfernt sich der Benutzer vom System, kann das Betriebssystem das Gerät sperren und bei der Rückkehr des Benutzers wieder aktivieren. Das Whale-Peak-2-Modul ermöglicht es der Plattform außerdem, zwei antennenbasierte Systeme zu verwenden, die eine doppelt so große Abdeckung und eine stabilere Verbindung bieten und gleichzeitig die Signalstärke um 3 dB erhöhen.

Energiemanagement

Um einen effizienten Stromverbrauch zu gewährleisten, setzt das Panther Lake SoC mehrere Technologien ein: Jeder Chip kann unabhängig in einen stromsparenden Zustand übergehen, während Compute Tile es ermöglicht, den Energiezustand jeder Kerngruppe individuell zu ändern. Die Umschaltung des Stromversorgungszustands erfolgt dank PowerVia bei einer stabilen Spannung, was eine noch feinere Taktung ermöglicht, ohne die Latenzzeit zu erhöhen. Die fortschrittliche Steuerung bedeutet, dass diese Zustandsänderungen mit Blick auf das große Ganze erfolgen, d. h. wenn die GPU oder NPU unter hoher Last arbeitet, kann das System dies durch eine Verringerung des CPU-Takts kompensieren, um innerhalb der vordefinierten Stromverbrauchsgrenzen zu bleiben.

Durch die kontinuierliche Überwachung der Lastentwicklung können die Betriebszustände der einzelnen Chips dynamisch geändert werden, wodurch sichergestellt wird, dass die aktivste Komponente die höchstmögliche Leistung erbringen kann, während die anderen durch eine leichte Drosselung der anderen Komponenten innerhalb der geplanten Verbrauchsgrenzen gehalten werden können. Die Steuerung ist firmwarebasiert und ermöglicht es dem System auch, sich auf die Änderung in Millisekunden vor der erwarteten Laständerung vorzubereiten, indem die Taktfrequenzen und Spannungen frühzeitig feinabgestimmt werden, so dass die Bedingungen im Voraus an die erwartete Last angepasst werden können. Die Feinabstimmung der Einstellungen erfolgt kontinuierlich auf der Grundlage von Live-Sensordaten, wobei der Controller die erforderlichen Daten von jeder Karte erhält, so dass die Leistung reibungslos und effizient optimiert werden kann, ohne dass große Schritte erforderlich sind, so dass es bei Laständerungen nicht zu einem spürbaren Stillstand oder einer Zunahme der Latenz kommt.

Zum energieeffizienten Betrieb tragen auch die bereits erwähnten LPE-Core-Prozessorkerne bei, von denen es jeweils vier gibt. Diese führen hauptsächlich Hintergrundprozesse oder stromsparende Aufgaben wie sprachbezogene Aufgaben, Benachrichtigungen oder bestimmte Hintergrunddienste aus. Diese Kerne arbeiten mit niedriger Spannung und niedrigen Taktraten, so dass sie auch dann aktiv bleiben können, wenn der Rest des Compute Tile ausgeschaltet ist. Durch die Zuweisung von Hintergrundaufgaben an stromsparende Kerne müssen die anderen Kerne nicht unnötig aufgeweckt werden, was zu einer höheren Ausfallsicherheit und einer längeren Akkulaufzeit beiträgt, da Aufgaben mit geringerer Belastung problemlos von diesen Kernen erledigt werden können.

Wie wird sich die Leistung weiterentwickeln?

Auf der Grundlage interner Messungen von Intel können wir davon ausgehen, dass die Single-Thread-Leistung der Prozessorkerne bei gleichem Stromverbrauch um etwa 10 % steigen wird, während die Multi-Thread-Leistung im Vergleich zu Lunar Lake bei vergleichbarem Stromverbrauch um bis zu 50 % höher sein könnte. Wenn dies zutrifft, dürfte die Energieeffizienz deutlich besser sein als bei Lunar Lake. Es wird erwartet, dass die Darkmont E-Core-Abteilung selbst eine bessere Leistung als die Raptor Cove-Kerne bei geringerem Stromverbrauch bietet, und auch die Cougar Cove P-Core-Abteilung wird voraussichtlich eine bessere Leistung als ihr Vorgänger bieten.

Die iGPU soll im Beispiel mit 12 Xe-Kernen bis zu 50 % schneller sein, während die Energieeffizienz um 40 % besser sein könnte als bei Arrow Lake-H. Was bedeutet das für Spiele im Besonderen? Es wird wahrscheinlich nicht nur von der reinen Leistungssteigerung abhängen, sondern auch davon, wie effizient die schnellere iGPU arbeiten kann, also wird viel von den Treibern abhängen.

Insgesamt wird die NPU auf dem Niveau von Lunar Lake bleiben, aber viel kleiner sein, so dass Intel den frei gewordenen Platz für andere Funktionen nutzen kann, und die NPU selbst wird ein kostengünstigeres Design aufweisen. Die NPU selbst wird ein kostengünstigeres Design aufweisen. Infolgedessen wird dieselbe NPU in praktisch jeder Kategorie innerhalb der Panther Lake-Serie Platz finden, was die Nutzerbasis, die Entwickler ansprechen können, erheblich vergrößert. Ein interessantes Merkmal der NPU ist die INT8-Unterstützung, die es ihr ermöglicht, fortschrittliche KI-Aufgaben mit geringerem Speicherbedarf und niedrigerem Stromverbrauch durchzuführen.

Wann kommt Panther Lake?

Die offizielle Markteinführung ist in der Tat für die CES 2026 geplant, wie der Branchenrummel vermuten lässt. Nach der Markteinführung könnten Panther Lake-basierte Konfigurationen auf den Markt kommen, hauptsächlich Notebooks, aber auch einige NUC-ähnliche kompakte Desktop-PCs, die auf der neuen Plattform basieren. Nach dem derzeitigen Stand der Dinge wird Panther Lake nicht auf den Standard-Desktop-Markt kommen, d. h. er wird nicht als Boxed-Prozessor erhältlich sein, aber das wurde aufgrund der bisherigen Gerüchte bereits vermutet.