Huawei hat vor kurzem einen neuen Prozessor für das Segment der Rechenzentren auf den Markt gebracht, und das neueste Modell ist der KunPeng 930. Der auf der ARM-Architektur basierende Prozessor kann bis zu 80 Kerne in einem 77,5 mm langen und 58 mm breiten Gehäuse unterbringen, das mehrere Chipsätze enthält: Die Kacheln mit den CPU-Kernen sollen mit der N5-Fertigungstechnologie von TSMC hergestellt werden, während der Chip, der den E/A-Teil bedient, in der Werkstatt von SMIC gefertigt wird, wahrscheinlich mit einer älteren Fertigungstechnologie, vielleicht der 14-nm-Klasse.
Im Prinzip ist es überraschend, dass Huawei Zugang zu TSMCs 5-nm-Fertigungstechnologie hat, aber angesichts der Tatsache, dass es dem chinesischen Unternehmen zuvor gelungen ist, die Ascend-Serie von KI-Beschleunigern mit TSMC zu produzieren, indem es Aufträge über zwischengeschaltete Unternehmen erteilte, ist die aktuelle Situation nicht beispiellos.
Die hybride Architektur ermöglicht es Huawei, die Produktion von Chips besser zu verteilen, die Stärken der einzelnen Partner effizienter zu nutzen und sicherzustellen, dass Komponenten, die von fortschrittlichen Waferbreiten profitieren können, mit einer fortschrittlicheren Fertigungstechnologie hergestellt werden, während diejenigen, die nicht auf fortschrittliche Waferbreiten angewiesen sind, auf eine weiter verbreitete Fertigungstechnologie für höhere Stückzahlen zurückgreifen können, die von SMIC in China bereitgestellt werden könnte.
Für den neuen Prozessor wird die Compute Tile insgesamt maximal 40 ARM-basierte Prozessorkerne enthalten, was bedeutet, dass zwei solcher CPU Tiles erforderlich sind, um die im Titel genannten 80 Prozessorkerne zu erreichen. Daran angegliedert ist das I/O-Board, das eine Reihe von I/O-Komponenten, wie einen PCI-Express-Hub mit 96 PCIe-Lanes, und eine Reihe weiterer Komponenten enthält.
Der betreffende Prozessor wurde von einem Inhaltsproduzenten namens Kurnal über die virtuellen Seiten von Bilibili und YouTube analysiert, wobei viele interessante Fakten zutage traten. So gibt es zum Beispiel ein Paar 2 MB L2-Caches pro Prozessorkern, und die Prozessorkerne haben auch Zugriff auf etwa 91 MB gemeinsamen tertiären Cache, der sich auf der Platine einer CPU Tile befindet. In Anbetracht dessen war es von größter Wichtigkeit, einen massiven Cache zu haben, aber es scheint, dass auch beim Speichersubsystem nicht geknausert wurde. Den Diagrammen zufolge befinden sich auf jeder CPU-Tile-Platine nicht weniger als 12 Speicher-Controller, die DDR5-Speicherkanäle verwalten, was bedeutet, dass der Dual-Board-Chip insgesamt bis zu 24 DDR5-Speicherkanäle verwalten kann.
Ausgehend von dem durchgesickerten Foto der Plattformplatine werden nicht alle Speicherkanäle genutzt, es gibt offenbar nur 16 Speicherkanäle pro Prozessor, genauer gesagt 16 Speichersteckplätze, was darauf hindeuten könnte, dass die zusätzlichen Speichercontroller dazu beitragen, die Produktionsrate zu verbessern. Es werden auch nicht alle 96 PCI-Express-Lanes genutzt, wobei die Hauptplatine der Plattform nur etwa 80 Lanes verarbeiten kann, was wiederum auf die Notwendigkeit zurückzuführen sein könnte, die Produktionsrate zu verbessern, sowie auf Überlegungen zur Kosteneffizienz - weniger PCIe-Lanes ergeben ein einfacheres Design.
Es gibt noch keine Informationen darüber, wie genau der spezielle Hybrid-Prozessor in der realen Welt funktionieren wird, aber auch das wird hoffentlich bald bekannt gegeben.
