AMD hat bereits angekündigt, dass die EPYC-Serverprozessoren, die auf der ZEN 6-Architektur basieren, auf der TSMC-Fertigungstechnologie der 2-nm-Klasse N2 beruhen werden. Daher ist nun sicher, dass auch die Threadripper-Prozessoren für den Workstation-Markt und die RYZEN-Prozessoren für den Consumer-Markt auf derselben Waferbreite gefertigt werden.
Letztere wurde erst kürzlich dank des Entwicklers der Hydra-Tuning-Software und der inzwischen eingestellten DRAM Calculator for RYZEN-App aktualisiert. Yuri Bubliy, der unter dem Spitznamen 1usmus bekannt ist, behauptet, dass AMD eine neue Architektur sowohl für CCDs als auch für E/A-Chipsätze für ZEN 6-basierte Prozessoren verwenden wird, und verriet außerdem, was Branchengerüchte enthüllt haben.
Die ersten Muster der Desktop-Prozessoren, die auf dem ZEN 6-basierten Chip mit dem Codenamen Medusa Ridge aufgebaut sind, befinden sich bereits in der Produktion, und der Hersteller liefert sie nur an ausgewählte Partner wie OEM-Partner und Plattformdesigner aus. Es wird erwartet, dass diese Prozessoren noch in diesem Jahr in die Massenproduktion gehen werden, da der N2-Knoten von TSMC kurz nach der Pilotproduktion in die Massenproduktion gehen soll. Die neue Waferbreite wird im Vergleich zur N4P-Fertigungstechnologie, die bei den ZEN 5-basierten Prozessoren zum Einsatz kommt, erhebliche Verbesserungen bei der Transistordichte mit sich bringen, und auch andere Verbesserungen sind zu erwarten. Die Vorteile der höheren Transistordichte wird AMD Berichten zufolge nutzen, um die Anzahl der pro CCD-Array verfügbaren Prozessorkerne zu erhöhen.
Aktuellen Branchengerüchten zufolge kann ein CCD-Array jetzt 12 statt 8 Prozessorkerne haben, und diesen Kernen können 48 MB gemeinsam genutzter Tertiär-Cache zugeordnet werden. Was die CCD-Arrays betrifft, so ist noch nicht klar, ob die 12 Prozessorkerne in Form eines monolithischen CCX mit 12 Kernen oder in Form von zwei CCX-Arrays mit je sechs Prozessorkernen zum Einsatz kommen werden. Im ersten Fall hätten die 12 Kerne Zugriff auf einen einzigen 48 MB großen L3-Cache, während sie im zweiten Fall in 2 x 24 MB große, gemeinsam genutzte Tertiär-Cache-Blöcke aufgeteilt werden könnten. Eine Antwort auf diese Frage werden wir sicherlich später aus den undichten Stellen erhalten.
Neben dem CPU-Chipsatz ändert sich auch der E/A-Chipsatz, der Berichten zufolge nicht mehr auf TSMCs N6- oder 6-nm-Klasse, sondern auf einer der N5- oder N4P-Waferbreiten des Unternehmens basieren könnte, was bedeutet, dass er mit 5-nm- oder 4-nm-Fertigungstechnologie anstelle von 6-nm gefertigt werden könnte - was in beiden Fällen eine große Verbesserung gegenüber dem aktuellen Chipsatz darstellen würde. Laut 1usmus liegt der Grund für die Änderung der Waferbreite darin, dass das AMD-Team die cIOD-Architektur neu entwirft, insbesondere die Speicher-Subsystem-Controller-Architektur, die voraussichtlich ein Dual-Memory-Controller-Design haben wird. Die Unterstützung für DDR5-Speicher wird sich dadurch nicht ändern und bleibt Dual-Channel, kann aber höhere Taktraten erreichen, ein Bereich, in dem AMD gegenüber Intel aufholt.
Es gibt noch keine Neuigkeiten zu einigen der neuen Angebote, aber das wird sich hoffentlich in den kommenden Wochen ändern. 1usmus sagt, dass Prozessortakt-Technologien wie PBO und Curve Optimizer überhaupt nicht aktualisiert werden, was bedeutet, dass die Hydra-Software in der Lage sein wird, die neuen Funktionen nahtlos in ihrem aktuellen Zustand zu handhaben.
