Chinas größter DRAM-Hersteller schneidet im Segment der planaren DRAM-Chips sehr gut ab, da er dort sowohl hinsichtlich der Kapazität als auch der Geschwindigkeiten mit den anderen Akteuren der Branche mithalten kann. Das Unternehmen sorgte zuvor für eine große Überraschung auf dem Markt, als bekannt wurde, dass es auch mit der Testproduktion von HBM3E-Speicherchips begonnen hat, was der chinesischen KI-Branche enorme Vorteile bringen könnte. Damals war noch nicht bekannt, welche Speicherchips CXMT konkret herstellt – es lagen also weder konkrete Angaben zur Kapazität noch zur Geschwindigkeit vor, und auch die Ausbeutequote / Produktionsrate war noch unklar.
Den Informationen zufolge, die an Vertreter der südkoreanischen Medien weitergegeben wurden, scheint es bei den HBM3E-Speicherchips von CXMT zahlreiche Schwierigkeiten zu geben, zumindest was die Entwicklung der Ausbeutequote betrifft. Das chinesische Unternehmen liegt im Bereich der HBM-Technologie nur zwei Generationen hinter der Branchenspitze zurück, denn während sich die führenden Branchenakteure gerade auf Speicherchips konzentrieren, die auf dem HBM4E-Standard basieren, versucht CXMT, mit dem Einsatz von HBM3E auf den Markt zu kommen.
Bei der Pilotproduktion ist es normal, dass die Produktionsrate noch nicht das angestrebte Niveau erreicht, da es in dieser Phase um Optimierungen und Feinabstimmungen geht; dennoch scheint es, dass die Ingenieure des Unternehmens in diesem Fall vor ziemlich großen Herausforderungen stehen, da die Produktionsrate derzeit nur bei etwa 25 % liegt, d. h., von 20 HBM3E-Speicherchip-Sandwiches weisen nur etwa 5 eine brauchbare Qualität auf. Das war natürlich zu erwarten, da HBM im Vergleich zur planaren DRAM-Technologie wesentlich komplexere Fertigungsprozesse erfordert: Die Wafer-Schichten müssen über vertikale Verbindungen miteinander verbunden und übereinandergeschichtet werden; das gesamte „Sandwich“ kommuniziert über einen Basiswafer mit der jeweiligen GPU oder dem FPGA, natürlich unter Verwendung der Kontakte des Gehäuses.
Die geringe Produktionsrate lässt sich gerade durch die mangelnde Erfahrung im Bereich der TSVs, also der vertikalen Durchkontaktierungen, erklären. Berichten zufolge verwendet CXMT lediglich 3.000 TSVs zur Verbindung der Chips, während Samsung bei den Speicherchip-Sandwiches nach dem HBM2-Standard etwa 5.000 TSVs einsetzte, während SK Hynix die Verbindung der Schichten bei HBM3-Speicherchips mit mehr als 8.000 TSVs gelöst hat. Im Fall von CXMT deutet die Zahl 3.000 darauf hin, dass das Unternehmen „nur“ acht DRAM-Chips innerhalb eines einzigen Gehäuses übereinander schichten will, was in der Welt der HBM3E-Speicherchips als normale Bauweise gilt. Dies lässt übrigens auch vermuten, dass das Unternehmen in naher Zukunft sicherlich nicht auf eine 12-Hi-Konfiguration umsteigen wird, denn obwohl diese zwar eine erhebliche Kapazitätssteigerung bietet, ist es noch schwieriger, die 12 Chipschichten fehlerfrei übereinander zu stapeln, sodass die Produktionsrate bei einem komplexeren Design nicht einmal 25 % erreichen würde.
Natürlich ist es noch zu früh, um zu beurteilen, wie erfolgreich der erste Schritt von CXMT im HBM-Segment sein wird, da das Unternehmen möglicherweise schnell Lösungen für die Herausforderungen finden wird, was zu einer Steigerung der Produktionsrate führen dürfte. Bei normalen DRAM-Chips liegt die Produktionsrate bei etwa 90 %, d. h., sie liegen nur 2–3 % hinter dem Team von Samsung zurück, zumindest was DDR5-Speicherchips betrifft. Die HBM-Technologie ist aufgrund der TSVs natürlich wesentlich komplexer, weshalb es sehr wahrscheinlich ist, dass die Serienproduktion der CXMT-HBM3E-basierten Speicherchips erst in einigen Monaten anlaufen kann.
