Das Intel-Team hat ein interessantes Konzept vorgestellt, bei dem ein einziges Gehäuse 16 Chips mit Rechenkomponenten an Bord aufnehmen kann, bei denen es sich theoretisch sowohl um GPU-Kerne als auch um CPU-Kerne handeln könnte, und das Gehäuse selbst könnte bis zu 24 HBM5-Module aufnehmen und so eine Komplettlösung, beispielsweise in Form eines KI-Beschleunigers, bieten. Der Konzeptchip im Intel Foundry-Demonstrationsvideo verwendet Intels Foveros 3D- und EMIB-T-Technologien, die neben Intels Fertigungstechnologien der Serien 18A und 14A zur Herstellung der Compute-Tile-Chips selbst verwendet werden können.
Das Konzept sieht vor, dass der Basis-Die, auf dem der Chip basiert, eine verbesserte Version von Intels 18A-Fertigungstechnologie, die 18A-PT-Streifenbreite, verwendet, die auch das Potenzial der Rückseitenstromversorgung ausschöpft, d. h. die Transistoren könnten von der Rückseite des Die mit Strom versorgt werden, was zu einer effizienteren Platznutzung auf der Transistorseite führt und sich positiv auf die Transistordichte auswirkt. Der Basis-Die soll auch SRAM-ähnliche Komponenten enthalten, wie dies bereits bei der Clearwater Forest-Architektur der Fall ist.
Der Base Die würde die Grundlage für Compute Tile-ähnliche Boards mit 14A- oder 14A-E-Fertigungstechnologie bilden, die bereits auf RibbonFET-Transistoren der zweiten Generation und PowerDirect-Technologie basieren würden. Die vertikale Stapelung der Wafer würde durch Foveros Direct 3D-Technologie im Rahmen des Hibryd-Bonding-Prozesses erfolgen, bei dem die ultrafeinen Verbindungspads, die die Wafer miteinander verbinden, dicht gepackt werden, was eine Kommunikation mit hoher Datenrate zwischen ihnen ermöglicht.
Das Konzept ist für die Zukunft von Bedeutung, da es die Herstellung wesentlich größerer Wafer ermöglichen könnte, als es das Reticle Limit erlaubt. Die Fadenkreuzgrenze liegt derzeit bei 830 Quadratmillimetern, der größten Fläche, die von einem zusammenhängenden monolithischen Wafer abgedeckt werden kann. Das obige Konzept ermöglicht jedoch eine erhebliche Vergrößerung der Bewegungsfläche durch Stapeln und Aufeinanderlegen mehrerer kleinerer Wafer: Der Chip im obigen Beispiel hat beispielsweise eine Fläche, die bis zum Zwölffachen der Fadenkreuzgrenze reicht. Neben dem Compute Tile können je nach Bedarf weitere Komponenten an Bord platziert werden, und es können alle HBM-Speicherstandards unterstützt werden, einschließlich HBM4 und HBM5 sowie die nächste Generation der HBM-Speicherstandards, die folgen werden.
Die fortschrittlichen Chip-Prototyping-Technologien werden die Entwicklung von viel komplexeren Chips ermöglichen, die eine viel höhere Rechenleistung als ihre derzeitigen Gegenstücke bieten können. Nach Angaben des Intel-Teams wird es in Zukunft möglich sein, KI-GPUs mit einer Leistung von bis zu 5000 W zu betreiben, indem einfach integrierte Spannungsregler auf dem Gehäuse installiert werden. Während die Stromversorgung "relativ einfach" zu handhaben ist, wird die effiziente Wärmeableitung eine größere Herausforderung darstellen, da die enorme Wärmeentwicklung auf kleinem Raum mit den heutigen Lösungen nur schwer zu kontrollieren ist. Dies wird jedoch durch die in der Entwicklung befindlichen Kühllösungen der nächsten Generation unterstützt, wie z. B. die Immersionskühlung oder die spezielle Flüssigkeitskühlung , bei der das Kühlmittel in On-Chip-Kanälen zirkuliert, wie bereits gezeigt wurde.
