Die China Times berichtet unter Berufung auf Branchenquellen, dass die Kunden für die N2-Technologie, die TSMC bald in Massenproduktion herstellen wird, tief in die Tasche greifen müssen, denn während die N3 zwischen 18.000 und 20.000 Dollar für die Herstellung eines 300-mm-Siliziumwafers kostet, könnte die N2 rund 30.000 Dollar kosten.

Die N2-Waferbreite stellt eine erhebliche Verbesserung gegenüber der N3 dar: Sie erhöht die Transistordichte um 20 %, bietet einen um 36 % niedrigeren Stromverbrauch bei gleicher Taktfrequenz und Komplexität und eine um 18 % höhere Leistung bei gleichem Stromverbrauch und gleicher Komplexität. Viele Unternehmen sind an dieser Technologie interessiert, die in der zweiten Hälfte dieses Jahres für die Massenproduktion bereit sein wird. So hat AMD bereits angekündigt, dass es für seine auf der ZEN 6-Architektur basierenden Prozessoren definitiv auf den N2-Knoten von TSMC setzen wird, und auch Fujitsu, MediaTek und Qualcomm wollen in nicht allzu ferner Zukunft die neueste Chipbreite des Unternehmens nutzen. An erster Stelle wird natürlich Apple stehen, da die SoC-Einheiten der Serien A20 und M6 wahrscheinlich auf N2-Basis gebaut werden.

Natürlich wird die neue Produktionstechnologie nicht billig sein, denn die Kosten pro Silizium-Wafer sind im Vergleich zu N3 deutlich gestiegen und könnten nun bei etwa 30 000 USD liegen. Es sei darauf hingewiesen, dass es sich hierbei nur um eine Schätzung handelt, da TSMC die Preise für jedes Unternehmen auf der Grundlage individueller Vereinbarungen unter Berücksichtigung des Volumens der Chipproduktion festlegt und diese Preise in der Regel weder von TSMC noch von dem betreffenden Kunden offengelegt werden, da sie Geschäftsgeheimnisse sind. Branchengerüchten zufolge kann Apple zu einem günstigeren Preis produzieren als alle anderen, da es als erstes Unternehmen die neuen Waferbreiten verwendet und eine sehr große Anzahl von Chips damit herstellt und daher in einer guten Position ist, um Preise auszuhandeln.

Was die N2-Waferbreiten betrifft, so ist vorläufig geplant, dass der Hersteller ausnahmsweise nicht mit einer, sondern mit zwei Anlagen die Produktion hochfährt, was in der zweiten Jahreshälfte geschehen könnte, so dass die monatliche Kapazität bis zum Jahresende 30 000 Siliziumwafer erreicht. Die Notwendigkeit, zwei Anlagen parallel zu betreiben, ergibt sich aus der hohen Nachfrage der Kunden nach einer großen Anzahl von Chips, die eine ausreichende Produktionskapazität erfordert. Die erste Runde der Produktion wird in Werken in der Nähe von Kaohsiung und Hsinchu beginnen, und das Unternehmen wird später weitere N2-fähige Werke in Taiwan und den USA bauen.

Die China Times berichtet auch, dass die Entwicklung von Chips, die auf der N2-Fertigungstechnologie basieren, recht teuer ist, da der Prozess bis zu 725 Millionen Dollar kostet. Obwohl die Entwicklung eines einzelnen Chips erwähnt wird, dürfte es sich um eine komplette Plattform handeln, die mehrere Chips umfasst. Ein gutes Beispiel dafür ist das Angebot von Apple, wo derzeit neun Produkte auf der N3-Chipbreite aufgebaut sind und der N3P-Knoten später für die Herstellung weiterer 5 Produkte verwendet werden soll.

Die Verwendung des N2-Knotens ist also recht teuer, aber die Fertigungstechnologie der nächsten Generation wird noch teurer sein: Die Herstellung eines 300-mm-Siliziumchips könnte bis zu 45 000 USD kosten. Es wurden keine Einzelheiten darüber genannt, welcher Knoten in Betracht gezogen wird, aber da der A16 der nächste in der Reihe ist, dürfte es sich um den nächsten Knoten handeln, da es noch zu früh ist, über den A14 zu sprechen.

Der A16 wird der erste sein, der die BSPDN-Technologie innerhalb der TSMC-Produktpalette einführt. Das bedeutet, dass die Stromversorgung der Transistoren auf der Platine von der Signalübertragung getrennt ist, wobei die Stromversorgung über Kupferleiter auf der Rückseite der Platine mit Hilfe spezieller Verfahren erfolgt.

Der grundsätzliche Herstellungsprozess der Transistoren wird derselbe sein wie heute, aber die fertigen Transistoren werden kopfüber auf einen Trägerwafer gelegt, auf den sie mit der Hybrid-Bonding-Technologie geklebt werden. Anschließend wird die Schichtausdünnung des ursprünglichen Wafers eingeleitet, die physisch durch Schleifen oder chemisch erfolgt, um den Wafer um einige Mikrometer auszudünnen, damit die aktive Transistorschicht zugänglich wird.

Nachdem die Rückseite zugänglich gemacht wurde, werden spezielle metallische Leiterbahnen speziell für die Stromversorgung hergestellt. Diese Leiterschichten bestehen aus relativ dicken Kupferleitern, um den Widerstand zu verringern. Durch die Trennung von Stromversorgung und Signalübertragung kann die Leistung des Chips durch eine bessere Stromversorgung, einen geringeren Spannungsabfall und einen gewissen Freiraum auf der Vorderseite, wo die Stromversorgung nicht hinkommt, verbessert werden. Die Kosten des Verfahrens bedeuten, dass es sich nur für Produkte lohnt, bei denen die Kostenseite es tragen kann, d. h. hauptsächlich für Beschleuniger für den HPC- und KI-Markt, wo es für einige Hersteller eine große Win-Win-Situation darstellen kann.